CY7C1565KV18-500BZXC

Le CY7C1565KV18-500BZXC est une SRAM pipeline synchrone de 1,8 V, équipée de l'architecture QDR II+. Semblable à l'architecture QDR II, l'architecture QDR II+ se compose de deux ports distincts : le port de lecture et le port d'écriture pour accéder à la matrice de mémoire. L'extension de profondeur est réalisée avec des sélections de port, ce qui permet à chaque port de fonctionner indépendamment.

Le port de lecture a des sorties de données dédiées pour prendre en charge les opérations de lecture et le port d'écriture a des entrées de données dédiées pour prendre en charge les opérations d'écriture. L'architecture QDR II+ dispose d'entrées et de sorties de données séparées pour éliminer complètement le besoin de « tourner autour » du bus de données qui existe avec les périphériques d'E/S courants.

Chaque port est accessible via un bus d'adresse commun. Les adresses pour les adresses de lecture et d'écriture sont verrouillées sur des fronts montants alternés de l'horloge d'entrée (K). Les accès aux ports de lecture et d'écriture du QDR II+ sont complètement indépendants les uns des autres. Pour optimiser le débit de données, les ports de lecture et d'écriture sont équipés d'interfaces DDR.

Chaque emplacement d'adresse est associé à quatre mots de 36 bits (CY7C1565KV18) qui éclatent séquentiellement dans ou hors de l'appareil. Étant donné que les données sont transférées vers et depuis l'appareil à chaque front montant des deux horloges d'entrée (K et K), la bande passante de la mémoire est maximisée tout en simplifiant la conception du système en éliminant les « rotations » de bus.

caractéristiques du produit