CY7C1565KV18-550BZXC

CY7C1565KV18-550BZXC appartient à 72-Mbit QDR® II+ SRAM Four-Word Burst Architecture (2.5 Cycle Read Latency) des composants électroniques Cypress. Le CY7C1565KV18-550BZXC est une SRAM Burst pipeline synchrone équipée d'un port de lecture et d'un port d'écriture. Le port de lecture est dédié aux opérations de lecture et le port d'écriture est dédié aux opérations d'écriture.

Les données circulent dans la SRAM via le port d'écriture et sortent via le port de lecture. Ces dispositifs multiplexent les entrées d'adresse pour minimiser le nombre de broches d'adresse requises. En ayant des ports de lecture et d'écriture séparés, le QDR II+ élimine complètement le besoin de "tourner" le bus de données et évite tout conflit de données possible, simplifiant ainsi la conception du système. Chaque accès consiste en quatre transferts de données 36 bits dans le cas de CY7C1565KV18-550BZXC, en deux cycles d'horloge.

caractéristiques du produit

Taper	Principales caractéristiques du produit
CY7C1565KV18-550BZXC	Ports de données de lecture et d'écriture indépendants séparés
	Horloge 550 MHz pour une bande passante élevée
	Rafale de quatre mots pour réduire la fréquence du bus d'adresse
	Disponible avec une latence de cycle de 2,5 horloges

Description du produit

Le CY7C1565KV18 est une SRAM pipeline synchrone de 1,8 V, équipée de l'architecture QDR II+. Semblable à l'architecture QDR II, l'architecture QDR II+ se compose de deux ports distincts : le port de lecture et le port d'écriture pour accéder à la matrice de mémoire. Le port de lecture a des sorties de données dédiées pour prendre en charge les opérations de lecture et le port d'écriture a des entrées de données dédiées pour prendre en charge les opérations d'écriture.

L'extension en profondeur est réalisée avec des sélections de port, ce qui permet à chaque port de fonctionner indépendamment. Toutes les entrées synchrones passent par des registres d'entrée contrôlés par les horloges d'entrée K ou K. Toutes les sorties de données passent par des registres de sortie contrôlés par les horloges d'entrée K ou K. Les écritures sont effectuées avec un circuit d'écriture auto-temporisé synchrone sur puce.